Laporan Akhir 1

Modul 3 Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

1. Jurnal[Kembali]

  

2. Alat dan bahan[Kembali]

    A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

      

    B. Alat dan Bahan (Proteus)

        a. IC 74LS112 (JK filp flop)

IC 74LS112

b. Power DC

Power DC

c. Switch (SW-SPDT)

Switch

3. Rangkaian Simulasi[Kembali]

    a). Rangkaian Pada Modul d Lorenzo

    b). Rangkaian Pada Proteus

4. Prinsip Kerja[Kembali]

⇉ 

Prinsip kerja percobaan 1 Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung power, maka output IC akan toogle, namun karena lC JK flip flop memiliki input clock, maka Output toogle pada masing-masing IC akan berubah sesuai aktif pada clock yaitu aktif low (Fall time).

Pada pengendalian clock percobaan 1, clock hanya di input kan pada Jk Flip flop pertama, sehingga saat T Flip-plop dihubung power, dan clock mula-mula dari nol ke rise time , maka output JK Flip flop pertama tidak terjadi peruba han (tetap 0), begitupun pada Jk flip flop kedua sampai Keempat (tetap 0), maka, mula mula output percobaan berawal dari nol.

Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan naik ke 1, pada Jk Flip flop kedua tidak terpengaruh apapun karena input clock ic kedua diperoleh dari output jk flip flop pertama sehingga clock IC kedua dalam kondisi rise time sehingga output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat diperoleh secara bergilir pada kenaikan atau penurunan pencacahan output 4 bit dari flip flop

5. Video Percobaan[Kembali]

6. Analisia [Kembali]

1) Analisa output percobaan berdasarkan IC yang digunakan !

 Jawab :

Pada percobaan 1 dapat dilihat pada input clock pada IC JK Flip-flop berupa input aktif low yakni fall time, maka saat input JK Flip-flop diberi power maka output toogle pada IC akan aktif pada clock lalu output akan mengalami kenaikan pencacah nilai 4 bit yang mewakili 4 output IC counter, dan dapat disimpulkan bahwa rangkaian ini adalah rangkaian counter up dikarenakan outputnya naik secara bertahap dari 0 hingga 15.

    

2) Analisa sinyal output yang dikeluarkan JK Flip-flop kedua dan ketiga?

Jawab :

Pada JK Flip-Flop kedua dan ketiga tergantung pada output sebelumnya, yang mana JK Flip-flop kedua menerima output dari JK Flip-Flop pertama, dan seterusnya. Pada input JK Flip-flop pertama merupakan input clock sehingga bersifat fall time dan akan berubah-ubah ketika clock aktif dan JK Flip-flop dalam kondisi toogle. JK Flip- Flop kedua harus menunggu output dari JK Flip-flop pertama dan JK Flip-flop ketiga harus menunggu dari output JK Flip-flop kedua dan memicu clock pada JK Flip-flop ketiga, dan begitu seterusnya

7. Download[Kembali]

• File HTML >>KLIK DISINI<<
• File Rangkaian >>KLIK DISINI<<
• Video Percobaan >>KLIK DISINI<<
• Datasheet  IC 74LS112 >>KLIK DISINI<<
• Datasheet Switch >>KLIK DISINI<<